赢在起跑线！2个月零基础成长为年薪30万+的初级IC工程师~
课程目标
精通Verilog语言
掌握常用的EDA工具使用
牢固掌握初级数字IC设计知识，成长为一名初级IC设计工程师
授课对象
所有想从事IC设计岗位的理工科类在校学生（大一到硕一均可）
授课内容
共96课时（48课时授课+48课时上机实训）
每课时为45分钟
序号 | 课程内容 | 课时 |
内容1: 基于HDL的设计流程 | 1.1 半导体集成电路发展趋势及IC产业链 1.2 超大规模数字集成电路设计流程 1.3 软硬件协同设计方法 1.4 基于标准单元库的ASIC设计流程 | 2 |
内容2: Verilog语言简介 | 2.1 硬件描述语言Verilog历史、应用和抽象层次 2.2 Verilog的基本语义和语法 -基本此法：注释、常量、字符串、标识符 -编译指令 -模块结构 -端口定义 -数据类型 -功能描述 | 2 |
Lab 1 (DONE) | 熟悉Linux操作系统和Gvim文本编辑工具 | 2 |
内容3: 数字逻辑仿真和testbench编程 | 3.1 数字逻辑仿真技术 -仿真算法 -数字逻辑仿真器 -波形数据 3.2 Verilog testbench -被测设计 -验证平台 -产生激励 -获取响应 3.3数字逻辑仿真工具的实践 -VCS的编译和仿真的指令 -VCS的图形化界面 -VCS的波形调试方法 -全加器的逻辑功能仿真 -自动化编译Makefile | 2 |
Lab 2: |
| 2 |
内容4: Verilog电路结构级描述 和 操作符 | Verilog的基本单元 层次化设计方法 Verilog的逻辑强度 Verilog的操作符 -算术操作符、按位操作符、逻辑操作符 -一元规约操作符、移位操作符、关系操作符 -相等操作符、相同操作符、条件操作符 -级联操作符、复制操作符 | 2 |
内容5: Verilog行为级建模 | Verilog行为建模的基本概念 Verilog中高级编程语言结构 -过程语句块 -时序控制语句 -阻塞赋值 -非阻塞赋值 连续赋值语句 过程复制语句 条件语句 循环语句 | 2 |
内容6: Verilog中的高级语法结构和可综合性编码风格 | Task任务的定义和调用 Function函数的定义和调用 有限状态机的建模方法 组合逻辑的可综合性描述 时序逻辑的可综合性描述 | 2 |
Lab 3 | IP设计实例 -FSM的设计方法：序列检测器 -饮料机 | 2 |
内容7: Verilog延时模型
| 块延时 分布延时 路径延时 时序检查 标准延时格式SDF | 2 |
内容8： Verilog库模型编译和文件操作 | IC生产厂商提供的Verilog库 Verilog文件加密 逻辑仿真器的相关问题 Verilog文本输出 读取仿真时间的系统函数 Verilog文件输入和输出功能 | 2 |
Lab 4 | IP的testbench编写和逻辑仿真 -同步FIFO -异步FIFO和格雷码 | 2 |
内容9： 数字逻辑综合 | 逻辑综合的基本概念 逻辑综合的基本流程 逻辑综合工具Design Compiler 逻辑综合约束 逻辑综合结果分析 脚本介绍 现场演示 | 2 |
内容10： 静态时许分析 | 静态时许分析的原理 静态时许分析的流程 同步电路的时序验证 建立时间 保持时间 静态时许分析报告 静态时许分析工具演示 | 2 |
Lab 5 | 数字逻辑综合 静态时序分析 | 2 |
内容11： 数字版图设计一 布局布线 | 数字版图设计的基本概念 数字版图设计的流程 数据的准备 版图布局 时钟树综合 版图布线 脚本介绍 现场演示 | 2
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内容12： 数字版图设计二参数提取 | 时序延时信息提取 QRC -RC寄生参数提取 -RC参数文件SPEF介绍 -使用QRC软件对RC参数提取 -QRC的输入和输出 -QRC的提取流程 静态时序分析 Tempus -时序的基本概念 -如何分析时序路径 -Tempus的输入和输出 -静态时序分析的流程 | 2 |
Lab 6 | 数字版图设计实践 时序参数提取 | 2 |
内容13： 带时序信息的门级网表的后仿真 （动态时序逻辑仿真） | 时序信息提取 时序信息导入 动态仿真结果分析（ vcs 实例演示） | 2 |
内容14： 形式验证和物理验证DRC与LVS | 形式验证 -基本概念 -一致性检查 -形式验证的流程 -形式验证工具的使用 物理验证 -物理验证工具 -DRC验证流程 -LVS验证流程 | 2 |
Lab 7 | 形式验证工具实践操作 DRC和LVC的物理验证工具实践操作 | 2 |
内容15： 可测试性技术DFT | 芯片测试的概念 DFT架构简介 边界扫描测试简介 JTAG 设计的可测性 缺陷模型 扫描链和ATPG的设计流程 扫描压缩 | 2 |
内容16： 存储器和内建自测试 | 存储器的类型 存储器的缺陷 内建自测试的算法：MarchC | 2 |
Lab8 | DFT Compiler的基本使用 | 2 |
课程实验和项目具体说明：
实验：包括实验手册和实验数据
随堂实验课程，每个实验，至少安排2个课时
Lab1：Linux操作系统基础
Lab2：逻辑仿真技术 – QuestaSim、VCS或IES
Lab3：Verilog RTL设计实例– checker/drink
Lab4：IP的设计与仿真 – fifo
Lab5：逻辑综合技术 – DesignCompiler + 静态时序分析 – PrimeTime
Lab6：布局布线技术 – IC Compiler
Lab7:形式验证和物理验证 – Formality & Calibre
Lab8:扫描链插入技术 –DFT Compiler
项目IP的设计流程
综合运用所学的ASIC设计方法，实现以下IP的设计，每个项目需要4到6小时。
1. ALU（adder/counter）的前端设计验证和后端设计
2. 序列检测器的前端设计验证和后端设计
3. 饮料销售机的功能设计验证后后端设计
4. 同步FIFO的前端设计验证和后端设计
5. 异步FIFO的前端设计验证和后端设计
6. RISC8的前端设计验证和后端设计
讲师介绍
孙博士 E课网课程负责人兼科学家
历任中电集团芯片设计专家，生物电子芯片行业应用方向团队负责人。参与过国家863项目，且曾主持一江苏省自主创新及成果转化专项，发明专利十余项，专业论文十余篇。对数字集成电路设计相关技术的原理，以及核心芯片设计EDA工具和主流芯片设计CMOS工艺都具有深入的研究。
学习方式
E课网教育平台在线学习（一年）
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远程服务器登录实训（8周）
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纸质讲义
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终期考核
+
讲师互动答疑
+
班级群管理
开课时间
2020年8月24日（周一）晚上20:00开课
共96课时（理论+上机实践），为期8周~
授课安排：
在线学习：每周一 、周三、周五20:00PM ~ 22:00PM
在线实训：每周二 、周四、周六20:00PM ~ 22:00PM
在线答疑：周日 20:00PM ~ 22:00PM
往期学员评价
IC高技能人才证书
完成课程后，可参加摩尔精英-E课网集成电路高技能能力认证考核，考核通过的同学可以获得摩尔精英-E课网颁发的集成电路高技能能力认证证书，为自己的数字IC设计能力提供有力证明。
（证书参考图）
课程费用
3999元
前15名学员可领取1000元课程优惠券
实付2999元
课程开发背景
课程报名/咨询
有意向的同学，请您联系E课网_周老师或E课网Kevin老师咨询报名
E课网周老师
E课网Kevin老师
E课网(www.eecourse.com)是摩尔精英旗下专业的集成电路教育平台，致力于半导体行业高质量集成电路专业人才的培养。平台以集成电路企业岗位需求为导向，提供贴合企业环境的实训平台，通过线上线下的培训方式, 快速培养学员符合企业需求。
E课网拥有成熟的培训平台、完善的课程体系、强大的师资力量，规划中国半导体精品课程体系168门，涵盖整个集成电路产业链，并拥有4个线下实训基地。至今深度培养总人数15367人，为行业直接输送专业人才4476名。与143所高校建立深度合作关系，共举办企业专场IC培训240场